帳號:guest(3.133.138.209)          離開系統
字體大小: 字級放大   字級縮小   預設字形  

詳目顯示

以作者查詢圖書館館藏以作者查詢臺灣博碩士論文系統以作者查詢全國書目勘誤回報
作者:謝宇恩
作者(英文):Yu-En Hsieh
論文名稱:奈米線穿隧場效電晶體之元件結構最佳化
論文名稱(英文):Optimization of the Device Structure of Nanowire Tunnel Field-Effect Transistors
指導教授:劉耿銘
指導教授(英文):Keng-Ming Liu
口試委員:張睿達
林楚軒
口試委員(英文):Ruey-Dar Chang
Chu-Hsuan Lin
學位類別:碩士
校院名稱:國立東華大學
系所名稱:電機工程學系
學號:610723019
出版年(民國):109
畢業學年度:109
語文別:中文
論文頁數:102
關鍵詞:半導體模擬穿隧場效電晶體參雜濃度梯度源極與汲極濃度閘極與汲極負交疊
關鍵詞(英文):Semiconductor simulationTunneling field-effect transistorsDoping gradientSource/Drain dopingGate-Drain underlap
相關次數:
  • 推薦推薦:0
  • 點閱點閱:9
  • 評分評分:系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔
  • 下載下載:5
  • 收藏收藏:0
穿隧場效電晶體被視為相當具有潛力可以取代 MOSFET(金氧半場效電晶體),因為其具有極低的次臨界擺幅,可以突破 MOSFET次臨界擺幅 60mV/dec 的物理限制,因此有極低的關閉電流,可以使功耗降到極低。本篇論文我們使用了 TCAD 模擬軟體,並且改變以下幾個元件結構參數以模擬其效應:
1. Radius(半徑)
2. Channel length(通道長度)
3. Doping gradient (參雜濃度梯度)
4. Source/Drain doping(源極與汲極濃度)
5. Gate-Drain underlap(閘極與汲極負交疊)
觀察以上幾個元件結構參數對於 I_D-V_G之影響,我們得到了以下這些結論:
1.半徑越小特性越好
2.在不影響元件特性的前提之下,通道長度的縮小與參雜濃度梯度有關。當參雜濃度梯度越陡時,通道長度可縮至更短。
3.參雜濃度梯度越小特性越好。但是隨著源極/汲極濃度越小其參雜濃度梯度之效應越不明顯。
4.源極與汲極濃度並非越高特性越好,特別當參雜濃度梯度變大時。
5.適當地增加閘極與汲極負交疊可降低 ambipolar電流但如果負交疊過多會破壞 I_D-V_G特性。
第一章 緒論 1
1.1 前言 1
1.2 文獻回顧 2
1.3 研究動機 3
第二章 元件結構與模擬方法 5
2.1 元件結構 5
2.2 元件結構之變化 9
2.3 模擬方法 13
2.3.1 模擬流程介紹 13
2.3.2 物理模型 14
第三章 模擬結果與討論 17
3.1 電特性之定義 17
3.2 半徑對於 I_D-V_G之效應 18
3.3 通道長度對於 I_D-V_G之效應 20
3.3.1 參雜濃度梯度為5 nm/dec時通道長度對 I_D-V_G之效應 20
3.3.2 參雜濃度梯度為10 nm/dec時通道長度對 I_D-V_G之效應 22
3.3.3 在參雜濃度梯度為15 nm/dec時通道長度對 I_D-V_G之效應 24
3.3.4 小結 26
3.4 參雜濃度梯度對於 I_D-V_G之效應 27
3.4.1 源極與汲極濃度為1x〖10〗^20 〖cm〗^(-3)參雜濃度梯度之效應 27
3.4.2 源極與汲極濃度為5x〖10〗^19 〖cm〗^(-3)參雜濃度梯度之效應 32
3.4.3 源極與汲極濃度為2x〖10〗^19 〖cm〗^(-3) 3參雜濃度梯度之效應 37
3.4.4 源極與汲極濃度為1x〖10〗^19 〖cm〗^(-3)參雜濃度梯度之效應 42
3.4.5 小結 47
3.5 源極汲極濃度對於 I_D-V_G之效應 48
3.5.1 參雜濃度梯度為5 nm/dec下源極汲極濃度之效應 48
3.5.2 參雜濃度梯度為10 nm/dec下源極汲極濃度之效應 53
3.5.3 參雜濃度梯度為15 nm/dec下源極汲極濃度之效應 58
3.5.4 小結 63
3.6 閘極與汲極負交疊對於 I_D-V_G之效應 64
3.6.1 參雜濃度梯度為5 nm/dec下閘極與汲極負交疊之效應 64
3.6.2 參雜濃度梯度為10 nm/dec下閘極與汲極負交疊之效應 70
3.6.3 參雜濃度梯度為15 nm/dec下閘極與汲極負交疊之效應 75
3.6.4 小結 80
第四章 結論 81
參考文獻 83
附錄A DeckBuild command file 85
附錄B 次臨界擺幅 91
[1] C. Chen , Q. Huang, J. Zhu , Z. Wang, Yang Zhao , R. Jia, L. Guo, and R. Huang, “New Insights Into Energy Efficiency of Tunnel FET With Awareness of Source Doping Gradient Variation” IEEE Trans. Electron Devices, vol. 65, no. 5, pp. 2003-2009, May 2018.
[2] P. Xu, H. Lou, L. Zhang, Z. Yu and X. Lin, "Compact Model for Double-Gate Tunnel FETs With Gate-Drain Underlap", IEEE Transaction on Electron Devices, vol. 64, pp. 5242-5248, 2017.
[3] C. Sandow, J. knoch, C. Urban, Q.-T. Zhao, S. Mantl, “Impact of electrostatics and doping concentration on the performance of silicon tunnel field-effect transistors”, Solid-State Electronic, 53, 1126-1129, 2009.
[4] G. V. Luong, K. Narimani, A. T. Tiedemann, P. Bernardy, S. Trellenkamp, Q. T. Zhao, S. Mantl, “Complementary Strained Si GAA Nanowire TFET Inverter With Suppressed Ambipolarity”, IEEE Electron Device Lett., vol. 37, no. 8, pp. 950-953, Aug. 2016.
[5] Avik Chattopadhyay and Abhijit Mallik, “Impact of a Spacer Dielectric and a Gate Overlap/Underlap on the Device Performance of a Tunnel Field-Effect Transistor,” IEEE Transaction on Electron Devices, vol. 58, no. 3, pp. 677-683, March 2011.
[6] Ramanathan Gandhi, Zhixian Chen, Navab Singh, Kaustav Banerjee, and Sungjoo Lee, “Vertical Si-Nanowire n-Type Tunneling FETs With Low Subthreshold Swing (≤ 50 mV/decade) at Room Temperature,” IEEE Electron Device Lett., vol. 32, no. 4, pp. 437-439, Apr. 2011.
[7] Ramanathan Gandhi, Zhixian Chen, Navab Singh, Kaustav Banerjee and Sungjoo Lee, “CMOS-Compatible Vertical-Silicon-Nanowire Gate-All-Around p-Type Tunneling FETs With≤ 50-mV/decade Subthreshold Swing,” IEEE Electron Device Lett., vol. 32, no. 11, pp. 1504-1506, Nov. 2011.
[8] Jang Hyun Kim, Sangwan Kim and Byung-Gook Park, “Double-Gate TFET With Vertical Channel Sandwiched by Lightly Doped Si,” IEEE Transaction on Electron Devices, vol. 66, no. 4, pp. 1656-1661, Apr 2019.
[9] Gaurav Musalgaonkar , Shubham Sahay , Raghvendra Sahai Saxena and Mamidala Jagadesh Kumar, “Nanotube Tunneling FET With a Core Source for Ultrasteep Subthreshold Swing: A Simulation Study,” IEEE Transaction on Electron Devices, vol. 66, no. 10, pp. 4425-4432, Oct 2019.
[10] Sayani Ghosh, Kalyan Koley, Samar K. Saha, and Chandan K. Sarkar, “High-Performance Asymmetric Underlap Ge-pTFET With Pocket Implantation,” IEEE Transaction on Electron Devices, vol. 63, no. 10, pp. 3869-3875, Oct 2016.
[11] Victor B. Sivieril, Paula G. D. Agopianl and Joao A. Martinol, “Impact of Diameter on TFET Conduction Mechanisms,” 2015 30th Symposium on Microelectronics Technology and Devices (SBMicro), 2015.
[12] A. Vandooren, D. Leonelli, R. Rooyackers, K. Arstila, G. Groeseneken, C. Huyghebaert, “Impact of process and geometrical parameters on the electrical characteristics of vertical nanowire silicon n-TFETs,” Solid-State Electronucs, 72, 82-87, 2012.
[13] Atlas User’s Manual , Silvaco Int, Santa Clara, CA, April 10, 2018.
[14] 鄭建平。2019。奈米線穿隧場效電晶體之閘極正交疊/負交疊與源極濃度梯度之模擬。碩士論文。花蓮:國立東華大學電機工程研究所。
 
 
 
 
第一頁 上一頁 下一頁 最後一頁 top
* *